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<H1>www.duv24.net : M. Kondrat: "Verbesserter &sbquo;Design-to-Test&rsquo;-Ablauf"</H1>
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<TD VALIGN=TOP CLASS=detailBereichRedaktion>Bereich >
Redaktion
> <B><FONT color="#CC3300">Fachbeiträge</FONT></B></TD>
<TD ALIGN=right VALIGN=bottom CLASS=detailDatum>25.08.2003</TD>
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<TD VALIGN=top CLASS=detailFirma ID=topSpace>Credence Systems Europe GmbH:</TD>
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<TD VALIGN=top CLASS=detailTitel>M. Kondrat: "Verbesserter ‚Design-to-Test’-Ablauf"</TD>
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<TD VALIGN=top CLASS=detailSubtitel>Reduktion von Entwicklungs- und Produktionskosten durch neue Testabfolge</TD>
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<TD VALIGN=top CLASS=detailContent>Die Integration hochentwickelter digitaler Funktionskerne mit komplexen analogen Funktionen auf einem einzelnen Chip ermöglicht es‚System on Chip‘ (SoC) -Herstellern, dem Bedarf an erweiterter Funktionalität und höherer Leistung marktführender Anwendungen im Audio-, Video-, Multimedia-, draht-losen, telekommunikativen und Datenübertragungsbereich gerecht zu werden. Außerdem müssen die Unternehmen sowohl in Bezug auf die Kosten als auch auf die Vorlaufzeit konkurrenzfähig sein, je mehr sie sich der 90-nm-Technologie nähern. Bei der Herstellung dieser komplexen Bausteine stehen SoC-Hersteller einer dramatisch erhöhten Design- und Testkomplexität gegenüber, die oft zu fehlerhaftem Silizium, längeren Testentwicklungszeiten und zusätzlichen Verzögerungen führt. Unter dem Druck funktionsfähiges Silizium zu liefern, fühlen sich die Ingenieure nicht in der Lage das volle Potential an hochentwickelter Prozesstechnik und Fertigungskapazität zu nutzen. Deshalb suchen Halbleiterhersteller neue Methoden, die zur früheren Verifizierung des ersten Siliziums und zur effektiven Testprogrammerstellung führen. Zudem müssen die Testkosten im Produktionstest immer weiter reduziert werden, obwohl sich die Testanforderungen permanent ändern. <a href="http://www.publish-industry.net/media/design-verification/testk2004/tk4c0401.pdf" target="_blank">Vollbeitrag als PDF</a></TD>
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<P><I>Diese Seite wurde am 25.09.2004, 13:12 Uhr aktualisiert</I></P>
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