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<H1>www.duv24.net : M. Hartman, S. Dhar: "On-Chip-Powermanagement"</H1>
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<TD VALIGN=TOP CLASS=detailBereichRedaktion>Bereich >
Redaktion
> <B><FONT color="#CC3300">Fachbeiträge</FONT></B></TD>
<TD ALIGN=right VALIGN=bottom CLASS=detailDatum>08.09.2004</TD>
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<TD VALIGN=top CLASS=detailFirma ID=topSpace>National Semiconductor GmbH:</TD>
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<TD VALIGN=top CLASS=detailTitel>M. Hartman, S. Dhar: "On-Chip-Powermanagement"</TD>
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<TD VALIGN=top CLASS=detailSubtitel>Reduzierung der aktiven Leistungsaufnahme von Standardzellen-ASICs</TD>
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<TD VALIGN=top CLASS=detailContent>Thema dieses Beitrags ist ein Hardware-Controller zur Reduzierung der aktiven Leistungsaufnahme von Standardzellen- ASICs.Dies geschieht durch Absenken der Versorgungsspannung auf den für die angestrebte Performance zulässigen Minimalwert. Der in die Applikation integrierte Hardware-Controller besteht aus einem Hardware- Performance-Monitor, Steuerungslogik und einer seriellen Interface-Logik. Gemeinsam bilden diese Funktionen eine Regelschleife, die die Geschwindigkeit der Applikation reguliert.Mit einem standardmäßigen 0,18µm-CMOS-Prozess implementierte man einen Chip, der den Controller sowie einen Videoprozessor enthält. In Versuchen mit diesem Baustein variierte die Taktfrequenz zwischen 6 MHz und 48 MHz, während sich die Versorgungsspannung zwischen 1,2 V und 1,8 V bewegte. Abgerundet wird der Beitrag durch Simulationsergebnisse für ein System auf der Basis eines 0,13-µm-Prozesses. <a href="http://www.duv24.net/media/design-verification/dvk2004/dv4b0502.pdf" target="_blank">Vollbeitrag als PDF</a></TD>
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<P><I>Diese Seite wurde am 25.09.2004, 13:13 Uhr aktualisiert</I></P>
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