David Hsu: DFT-Closure

<BODY> <H1>www.duv24.net : David Hsu: DFT-Closure </H1> <P> <BR> [<A href="/">www.duv24.net</A>] [<A href="../index.html">back</A>] </P> <TABLE WIDTH=100% BORDER=0 CELLSPACING=0 CELLPADDING=0> <TR> <TD VALIGN=top> <TABLE WIDTH=100% BORDER=0 CELLSPACING=0 CELLPADDING=0> <TR> <TD VALIGN=TOP CLASS=detailBereichRedaktion>Bereich > Redaktion > <B><FONT color="#CC3300">Fachbeiträge</FONT></B></TD> <TD ALIGN=right VALIGN=bottom CLASS=detailDatum>16.06.2001</TD> </TR> </TABLE> </TD> <TD VALIGN=top> </TD> <TD VALIGN=top> </TD> </TR> <TR> <TD VALIGN=top CLASS=detailFirma ID=topSpace>Synopsys GmbH:</TD> <TD VALIGN=top> </TD> <TD VALIGN=top> </TD> </TR> <TR> <TD VALIGN=top CLASS=detailTitel>David Hsu: DFT-Closure </TD> <TD VALIGN=top> </TD> <TD VALIGN=top> </TD> </TR> <TR> <TD VALIGN=top CLASS=detailSubtitel>Der nächste Schritt im `Design for Test‘</TD> <TD VALIGN=top> </TD> <TD VALIGN=top> </TD> </TR> <TR> <TD VALIGN=top> <TABLE BORDER=0 CELLSPACING=0 CELLPADDING=0> <TR> <TD VALIGN=top CLASS=detailContent>Erschienen in DESIGN & VERIFICATION 04/2001, S. 24-27<BR>(pdf-Version in toolbox unter "details")<BR><BR><BR>Autor: David Hsu ist Director of Marketing, Test Automation Products bei der Synopsys, Inc<BR><BR>Durch den Einsatz von EDA-Tools hat sich die Produktivität der konventionellen ASIC-Designflows erheblich verbessert, denn diese Werkzeuge machen es möglich, die verschiedenen Design-Restriktionen auf rasche, vorhersagbare und reproduzierbare Weise miteinander zu vereinbaren, also die ‚Design Closure‘ zu erreichen. Die Nutzung leistungsstarker Design-Methodiken wie z.B. der formalen Verifikation oder der Statischen Timing-Analyse sowie neuer Technologien (z.B. Physical Synthesis) beschleunigt die Implementierung von ASICs und System-on-Chip-Bausteinen (SoCs) mit mehreren Millionen Gattern. Was die Fertigungsprüfung betrifft, setzt die exponentiell zunehmende Größe und Komplexität dieser Bauelemente, verbunden mit den immer strengeren Qualitätsvorgaben, die Verwendung neuer Design-for-Testability-Verfahren (DFT) voraus, die über den heutigen Stand der Technik hinaus gehen müssen. von David Hsu<BR><BR>Die Testsynthese ist die verbreitetste DFT-Methodik beim konventionellen ASIC-Design. Sehr schnell wird indes deutlich, dass der Aspekt der Prüfbarkeit nicht erst am Ende, sondern während des gesamten Designprozesses berücksichtigt werden muss. Wenn alle Design-Ziele der jetzigen und künftigen, überaus komplexen Bauelemente erfolgreich umgesetzt werden sollen, muss die rasche Koordination der Anforderungen in bezug auf Funktion, Timing, Fläche und Leistungsaufnahme vom Einsatz neuer Test-Werkzeuge begleitet werden, die eine zügige, vorhersagbare und reproduzierbare DFT-Closure ermöglichen.<BR>Voraussetzung für eine erfolgreiche DFT-Closure ist, dass die auf der Register-Transfer-Ebene (RT) arbeitenden Designer und die Test-Ingenieure gemeinsam und mit integrierten Tools und Flows an einer einheitlichen Design-Darstellung arbeiten. Außerdem dürfen die DFT-Tools keinerlei Einfluss auf kritische Timing-Closure-Flows haben. Um diesen umfassenden Testability-Ansatz zu unterstützen, werden verschiedene Technologien benötigt:<BR><BR>· EDA-Tools, die von der RT-Ebene ausgehen und eine integrale Anbindung an die Synthese besitzen<BR>· Eine Testsynthese, die über Layout-Informationen verfügt und gut in die Physical-Design-Tools integriert ist<BR>· Eine Testsynthese mit der Fähigkeit zur direkten Synthese aller DFT-Architekturen mit vollständiger Optimierung der Design-Restriktionen<BR>· Vollautomatische Erstellung, Verifikation und Verwaltung der Design-Daten, die von den EDA-Testwerkzeugen erzeugt bzw. verwendet werden<BR><BR>Diese nächsten Schritte im Bereich der DFT-Tools sind notwendig, um die DFT-Closure zu erreichen.<BR><BR>Wesen und Bedeutung der DFT-Closure<BR><BR>Unter dem Begriff DFT-Closure versteht man die Fähigkeit, durch sämtliche Phasen eines SoC-Designflows hindurch auf zügige und vorhersagbare Weise sämtliche DFT-Anforderungen zu erfüllen, und zwar unter Vermeidung zusätzlicher Design-Iterationen. Wenn angesichts der immer anspruchsvoller werdenden ICs keine verlässliche DFT-Closure-Methodik zum Einsatz kommt, kann es passieren, dass die resultierenden Designs die angestrebten Marktfenster weit verfehlen und die hinsichtlich Funktionalität, Leistungsfähigkeit und Produzierbarkeit gesetzten Vorgaben nicht erfüllen. <BR>Die DFT-Closure setzt ein hierarchisches Design nach dem Top-Down-Prinzip voraus, das von der RT-Ebene ausgeht und auf vorhersagbare Weise sämtliche Stufen bis zur physikalischen Implementierung durchläuft. Die traditionelle Vorgehensweise erforderte jeweils eine Übergabe von einem diskreten Prozess zum anderen, beispielsweise zwischen der Synthese und dem Einfügen der Scan-Strukturen. Die isolierte Ausführung einzelner Schritte birgt das Problem, dass Folgeschritte Änderungen am Design vornehmen, welche die Optimierungen früherer Schritte wieder zunichte machen können. Zusätzliche Iterationen, die jeden Zeitplan sprengen, sind die Folge. <BR>Abb. 1 zeigt einen aus isolierten Einzelprozessen bestehenden DFT-Flow mit der Wahrscheinlichkeit zahlreicher Iterationen durch das Auffinden von Fehlern in späteren Design-Schritten.<BR><BR><BR>Bei dieser Vorgehensweise läuft der Designer oft Gefahr, unwissentlich gegen DFT-Entwurfsregeln zu verstoßen, wobei die Lösung dieser Probleme dann langwierige, zusätzliche Iterationen mit sich bringt. Um diese Situation zu vermeiden, müssen die einzelnen Prozesse eines robusten Designflows zwei weitere Bedingungen erfüllen:<BR><BR>· Jeder Designprozess muss eigenständig sein. Die vollständige Erfüllung seiner Ziele darf nicht von einem nachfolgenden Prozess abhängig sein. <BR>· Jeder Designprozess muss seine Aufgabe unter Berücksichtigung der Anforderungen nachfolgender Prozesse ausführen. Diesen Folgeprozessen dürfen ausschließlich gültige Informationen übergeben werden. <BR><BR>Zum Beispiel streben sämtliche heute verwendeten Tools und Flows die ‚Timing-Closure‘ an. Hoch entwickelte Designflows mit gemeinsamen Timing-Engines, die Timing-Restriktionen von der abstrakten (High-Level﷓) Design-Ebene an die Physical-Synthesis-Ebene weitergeben, können die Zahl der Design-Iterationen vermindern und enormen Produktivitätszuwachs ermöglichen. Da diese anspruchsvollen Designs ebenfalls prüfbar sein müssen, sollte parallel dazu auch die komplette DFT-Closure erreicht werden. <BR>Anhand der Anwendung dieser Regeln in einem DFT-Kontext illustriert Abb. 2 die Vorteile eines modernen, auf der Testsynthese basierenden Designflows. Die langen Iterationen, die sich durch den Mangel an DFT-Kenntnissen zwischen der Synthese und den separaten Test-Aktivitäten ergeben, entfallen dabei zum Teil. Ein zielführender Designflow ist möglich, wenn diese Anforderungen für sämtliche Schritte des Flows erfüllt sind.<BR><BR><BR>Schließlich bringt ein neuer Designflow, der die komplette DFT-Closure unterstützt, zwei zusätzliche Anforderungen mit sich. <BR>· Jeder Designprozess muss sämtliche relevanten DFT-Aspekte ‚kennen‘ und in der Lage sein, die Design﷓ und DFT-Anforderungen gleichzeitig zu erfüllen<BR>· Jeder Designprozess darf an den jeweils folgenden Prozess nur Datenbestände übergeben, die hinsichtlich der DFT-Entwurfsregeln korrekt sind<BR>Der in Abb. 3 gezeigte Designflow unterstützt die DFT-Closure. Eine intelligente Aufteilung des Designflows vermeidet hierbei lange Iterationen.<BR><BR><BR>Der Weg zur DFT-Closure<BR><BR>Das Erreichen einer erfolgreichen DFT-Closure ist ein Prozess, der sich mit der Einführung neuer Tools und EDA-Methodiken in den Markt fortentwickeln und an Leistungsfähigkeit gewinnen wird. Mit der jetzt existierenden Technologie lassen sich zwei Anforderungen formulieren:<BR><BR>· Implementierung eines Flows, der sämtlichen Design-Anforderungen auf vorhersagbare Weise gerecht wird<BR>· Vermeidung zeitintensiver Design-Iterationen<BR><BR>Bei komplexen ASICs und SoCs müssen beide Bedingungen erfüllt sein. Ergänzend zu der erforderlichen, intelligenten Anfangsplanung der Design﷓ und Test-Architekturen sowie der Designflows müssen auch die entscheidenden Design﷓ und Test-Technologien eingerichtet werden. Hier kommen folgende Lösungen in Betracht:<BR><BR>· Auf den Test ausgerichtete RT-Codeprüfung<BR>· Eingehende DFT-Entwurfsregelprüfung, Analyse und Verifikation auf der RT-Ebene, integriert in die Design-Synthese und in Übereinstimmung mit den anschließend eingesetzten Testsynthese﷓ und ATPG-Tools<BR>· Umfassende Testsynthese-Funktionen im Rahmen eines Timing-Closure-Flows<BR>· DFT-Verknüpfungen mit Physical Synthesis, Platzierung und Verdrahtung<BR>· Prüfbarkeits-Analyse für die Fertigung auf der Synthese﷓ und Gatter-Ebene<BR>· ‚Design-Tools-Sign-off‘ für ATPG<BR>· ‚ATPG-Sign-off‘ für Vektor-Validierung und Produktionsprüfung<BR><BR>Alle diese Technologien leisten einen Beitrag zur DFT-Closure, indem sie die Absolvierung sämtlicher relevanten Design﷓ und Testaufgaben innerhalb eines einzigen Flows ermöglichen und für den Transfer vollständiger und gültiger Designdaten an den nachfolgenden Prozess sorgen. Auf diese Weise kann der Designer das Risiko langer Iterationsschleifen zwischen den einzelnen Prozessen vermeiden. Abb. 4 zeigt die Vorteile all dieser Technologien bei der Realisierung der DFT-Closure in einem Designflow.<BR><BR><BR>DFT-Closure und Wiederverwendung von Tests<BR><BR>Test-Tools, die die DFT-Closure ermöglichen, bieten noch weitere Vorteile. Sofern sie wirklich automatisch und für den Anwender transparent sind, erleichtern Scan-Synthese-Werkzeuge dem Designer die Implementierung von Tests, ohne dass er sich vorher mit den genauen Einzelheiten der Testentwicklung auseinandersetzen muss. Die Implementierung der Scan-Technik während der Synthese bedeutet außerdem, dass Designer in verschiedenen Teams, die an unterschiedlichen Abschnitten eines Designs arbeiten, für die Prüfbarkeit ihres jeweiligen Subsystems verantwortlich sind und sich darauf verlassen können, dass der gesamte Baustein prüfbar sein wird, wenn er auf der obersten Hierarchie-Ebene aus den einzelnen Teilen zusammengefügt wird. Dies ist von besonderer Bedeutung für Unternehmen, die von der Wiederverwendung von Design-Elementen Gebrauch machen, fertig entwickelte Intellectual-Property-Cores (IP) einsetzen und mit neuen, auf Cores basierenden Designflows arbeiten. Vollautomatische Scan-Synthese-Tools sind entscheidend für diese neuen, IP-basierten Designmethodiken, damit die DFT-Closure auch bei komplexen System-on-Chip-Projekten erreicht werden kann.<BR><BR>Was kommt nach der DFT-Closure in ASIC﷓ und SoC-Designflows?<BR><BR>Das eigentliche Ziel bei der Implementierung leistungsfähiger DFT-Methodiken besteht darin, in der Produktionsprüfung möglichst gute Ergebnisse und ein Optimum an Produktivität zu erreichen. Die Implementierung der DFT-Closure mit dem Ziel, Iterationen zwischen dem Design und der Prüfumgebung zu vermeiden, ist der nächste logische Schritt. Angesichts der bestehenden Isolation zwischen der Design-Welt und der ATE-Welt (Automatic Test Equipment; automatisches Prüfsystem) wird das Erreichen effektiver DFT-Closure zwischen diesen beiden Bereichen eine echte Herausforderung darstellen. Als Katalysator für diesen Wandel wird die Umstellung dienen, die die DFT-Closure jetzt im Flow von der RT-Ebene zum GDSII-File ermöglicht:<BR><BR>· DFT-spezifisches Wissen muss direkt in das automatische Prüfsystem eingebunden werden, und umgekehrt sind die ATE-Anforderungen direkt in die Design﷓ und DFT-Tools einzubinden<BR>· Design, DFT und ATE müssen sich an einheitlichen Standards, Methodiken und/oder vorab ausgehandelten Anforderungen orientieren. Auf diese Weise lassen sich viele der Effizienzeinbußen vermeiden, die sich aus den gegenwärtig notwendigen, zahlreichen Design﷓ und Datentransfers ergeben<BR><BR>Sobald dies erreicht ist, kann die Industrie die Vorteile, die DFT-Closure in Bezug auf Produktivität, Kostenersparnisse und Auswirkungen auf den Designer bietet, in vollem Umfang ausschöpfen. Umfassende DFT-Closure kann darüber hinaus die Voraussetzungen für die Entwicklung einer neuen, DFT-orientierten Klasse automatischer Prüfsysteme schaffen, die zu einer drastischen Senkung der Prüfkosten führen kann.<BR><BR>Fazit<BR><BR>Die Sematech Technology Roadmap deutet auf einige kritische Aspekte der Prüfbarkeit in der Fertigung hin, die dafür sorgen werden, dass die Situation sowohl für die Design-Ingenieure als auch für die Tool-Anbieter interessant bleibt. Die ständig zunehmende Größe und Komplexität der ASICs und SoCs und die in einem Unternehmen bestehende Forderung nach ‚Manufacturability‘ machen die Prüfbarkeit zu einem Muss. Design-Teams und EDA-Tools müssen das Design-for-Testability-Konzept als einen integralen Bestandteil des gesamten RT-GDSII-Flows begreifen und eine zügige und vorhersagbare DFT-Closure erreichen. Dies bedingt, dass dem Prüfen die gleiche Bedeutung beigemessen wird wie den anderen wichtigen Kriterien, nämlich Funktion, Timing, Fläche und Leistungsaufnahme. EDA-Tools müssen gleichzeitig alle diese Design-Anforderungen einschließlich des Testens berücksichtigen. Jede Möglichkeit, dass es durch Test-Aspekte zu Iterationen zurück in die ersten Phasen des Designflows kommt, muss ausgeschlossen werden. <BR>Ungeachtet der erheblichen Fortschritte bei den Bemühungen, den Designern DFT-Closure-Flows zur Verfügung zu stellen, bleibt noch viel zu tun. Während die IC-Designflows weiterentwickelt werden, um die Timing-Closure﷓ und Verifikations-Engpässe zu beseitigen, müssen die Test-Werkzeuge mit dieser Entwicklung Schritt halten, um sicherzustellen, dass die Designer eine zügige DFT-Closure erreichen können. Gleichzeitig muss der Prüfbarkeits-Aspekt die Grenzen der Design-Welt verlassen und auch die letztlich für die Prüfbarkeit verantwortliche Umgebung, nämlich den Hardware-Tester, erfassen.<BR></TD> </TR> <TR> <TD CLASS=detailQuelle> </TD> </TR> </TABLE> </TD> <TD WIDTH=28 VALIGN=top><IMG NAME="" SRC=/pi/spacer.gif WIDTH=1 HEIGHT=1 ALT=""></TD> <TD WIDTH=174 VALIGN=top></TD> </TR> <TR> <TD VALIGN=top><IMG NAME="" SRC=/pi/spacer.gif WIDTH=393 HEIGHT=1 ALT=""></TD> <TD WIDTH=28 VALIGN=top><IMG NAME="" SRC=/pi/spacer.gif WIDTH=28 HEIGHT=1 ALT=""></TD> <TD WIDTH=174 VALIGN=top><IMG NAME="" SRC=/pi/spacer.gif WIDTH=174 HEIGHT=1 ALT=""></TD> </TR> </TABLE> <P><I>Diese Seite wurde am 25.09.2004, 13:12 Uhr aktualisiert</I></P> </BODY>