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<H1>www.duv24.net : N. Arora: Testchips als entscheidender Faktor bei Nanometer-Designs</H1>
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Redaktion
> <B><FONT color="#CC3300">Fachbeiträge</FONT></B></TD>
<TD ALIGN=right VALIGN=bottom CLASS=detailDatum>13.09.2004</TD>
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<TD VALIGN=top CLASS=detailTitel>N. Arora: Testchips als entscheidender Faktor bei Nanometer-Designs</TD>
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<TD VALIGN=top CLASS=detailSubtitel>Für präzise Modellierung und Charakterisierung neuer Interconnect-Architekuren führt kein Weg am Testchip vorbei.</TD>
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Die kleiner gewordenen Geometrien von integrierten Schaltungen haben die Signallaufzeiten in den Verbindungs- Strukturen zur wichtigsten Größe der Timing-Berechnung gemacht. Zur Minimierung der Interconnect- bzw.Verbindungs-Laufzeiten werden im Wesentlichen zwei Lösungen herangezogen: die Reduktion von Widerstand und Kapazität der Leiterbahnen und die Verkürzung der Interconnect-Leitungen sowie die Verringerung der Chipfläche. Zur zwingend nötigen Verifikation neuer Materialien bzw. neuer Interconnect- Architekturen sind Testchips das Mittel der ersten Wahl. <a href="http://www.duv24.net/media/design-verification/dvsep2004/dv094852.pdf" target="_blank">Vollbeitrag als PDF</a></TD>
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<P><I>Diese Seite wurde am 25.09.2004, 13:13 Uhr aktualisiert</I></P>
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